在半导体技术快速演进的背景下，比利时微电子研究中心（imec）近期在晶圆对晶圆混合键合与背面互连领域取得的突破，正为 CMOS 2.0 技术铺平道路。作为芯片设计领域的范式革新，CMOS 2.0 技术于 2024 年推出，通过将系统级芯片（SoC）拆分为多个专用功能层，解决了传统 CMOS 工艺按比例缩小的局限性。借助系统 - 技术协同优化（STCO），每个功能层都针对特定需求（如高性能逻辑运算、高密度存储或高能效）进行了优化。这种方案跳出了通用平台的框架，可在 SoC 内部实现异质堆叠 —— 与当前处理器上堆叠静态随机存取存储器（SRAM）的 3D 堆叠技术类似，但集成度更高。

CMOS 2.0 技术核心

CMOS 2.0 的核心在于采用先进 3D 互连与背面供电网络（BSPDN）。这些技术能在晶圆两侧实现高密度连接，将有源器件层悬浮在独立的互连堆叠之间。在 2025 年超大规模集成电路（VLSI）研讨会上，imec 展示了两项关键里程碑成果：间距为 250 纳米（nm）的晶圆对晶圆混合键合，以及背面间距为 120 纳米的介质通孔（TDV）。这些创新技术提供了 “逻辑对逻辑” 或 “存储对逻辑” 堆叠所需的精细度，突破了人工智能（AI）、移动设备等各类应用在计算性能按比例提升时面临的瓶颈。

晶圆对晶圆混合键合

晶圆对晶圆混合键合的优势在于能实现亚微米级间距，从而提供高带宽、低能耗的信号传输。其工艺步骤包括：在室温下对齐并键合两个已加工晶圆，随后通过退火形成永久性的铜 - 铜（Cu-to-Cu）键合与介质键合。imec 已优化该工艺流程，2023 年时便利用碳化硅氮（SiCN）介质实现了间距 400 纳米的可靠连接，兼具更高强度与可扩展性。

为进一步缩小间距，imec 发现 “非均匀键合波” 会导致晶圆变形，影响对准精度。通过采用键合前光刻校正技术，imec 将键合间距缩小至 300 纳米，且 95% 的芯片对准误差小于 25 纳米。在 2025 年 VLSI 研讨会上，该机构还展示了 “六边形焊盘网格” 架构下 250 纳米间距键合的可行性 —— 菊花链测试中电性能良率较高，但全晶圆良率仍需新一代键合设备支持。

背面互连技术

作为正面键合的补充，背面互连技术可通过纳米级硅通孔（nTSV）或直接接触的方式实现 “正面 - 背面” 连接。对于 CMOS 2.0 的多层堆叠结构，这一技术能让晶圆两侧无缝集成金属层：背面供电网络（BSPDN）从背面输送电力，既减少了电压降（IR drop），又缓解了正面后端制程（BEOL）的信号布线拥堵问题。

在 2025 年 VLSI 研讨会的演示中，imec 采用 “通孔优先” 工艺在浅沟槽隔离结构中制作出背面介质通孔（TDV）—— 该通孔以钼（Mo）填充，底部直径 20 纳米，间距 120 纳米。通过极致的晶圆减薄工艺，通孔的深宽比得以降低；同时，高阶光刻校正技术确保了 TDV 与 55 纳米背面金属层之间 15 纳米的对准余量。这种设计平衡了晶圆两侧的细间距连接需求，对堆叠逻辑层、存储层、静电放电（ESD）防护层等多类异质层至关重要。

背面供电网络（BSPDN）的优势

背面供电网络通过将电力分配功能转移到晶圆背面，进一步提升了 CMOS 2.0 的性能 —— 背面可容纳更宽、电阻更低的互连线。imec 自 2019 年起便在该领域开展开创性研究，目前主流晶圆代工厂已将其应用于先进制程节点。

设计 - 技术协同优化（DTCO）研究显示，BSPDN 能提升 “常通型” 设计的功耗、性能、面积与成本（PPAC）表现；而 2025 年 VLSI 研讨会进一步证实，该技术同样适用于 “开关域” 架构（对需电源管理的移动 SoC 尤为重要）。在 2 纳米移动处理器设计中，与正面供电网络相比，BSPDN 将电压降减少了 122 毫伏（mV），使得 “棋盘式” 布局中的电源开关数量得以减少，最终实现 22% 的面积节省，同时提升了性能与能效。

技术落地与未来展望

在纳米集成电路（NanoIC）试点产线与欧盟资金的支持下，这些技术突破已推动 CMOS 2.0 从概念走向实用。通过实现 SoC 内部的异质集成，CMOS 2.0 为半导体生态系统（从无晶圆厂设计公司到系统集成商）提供了可扩展的解决方案。

未来，当键合间距缩小至 200 纳米以下时，与设备供应商的协作将成为解决对准难题的关键。最终，高密度的正面与背面互连技术将开启计算创新的新时代，满足日益多样的应用场景对性能、功耗与集成度的需求。